asic

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OpenLane é um fluxo automatizado de RTL para GDSII baseado em vários componentes, incluindo OpenROAD, Yosys, Magic, Netgen e scripts de metodologia personalizados para exploração e otimização de design.

SERV - O CPU RISC-V serial.

Módulos IP sintetizáveis AXI SystemVerilog e infraestrutura de verificação para comunicação on-chip de alto desempenho

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Gerador de Spatial Array de Berkeley

Sistema de construção de hardware modular.

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Serviço de Assinatura Digital: criação, extensão e validação de assinaturas eletrônicas avançadas

VUnit é um framework de teste unitário para VHDL/SystemVerilog.

Coleção de trabalhos com o objetivo de reduzir tamanhos de modelos ou o acelerador ASIC/FPGA para aprendizado de máquina

O PULP Ara é uma unidade vetorial de 64 bits, compatível com a RISC-V Vector Extension Versão 1.0, funcionando como coprocessador para o núcleo CVA6 do CORE-V

Infraestrutura de fluxo de implementação ASIC, sucessora do OpenLane