Pular para o conteúdo principal
buildradar
Sign in
Tópico · systemverilog

systemverilog

Repositórios de código aberto acompanhados marcados com systemverilog, ordenados por estrelas.

Repositórios
12
Total de estrelas
13.349
Média de estrelas
1.112
Participação
0,00%

Tópicos que aparecem com frequência ao lado de systemverilog no mesmo repositório.

Em ascensão recentemente

Repositórios criados nos últimos 90 dias e marcados com systemverilog.

Nenhum repositório novo marcado com este tópico nos últimos 90 dias.

  • verible@chipsalliance

    Verible é um conjunto de ferramentas de desenvolvedor SystemVerilog, incluindo um parser, linter de estilo, formatador e servidor de linguagem

    1.927+6Variação de estrelas nos últimos 7 dias
  • axi@pulp-platform

    Módulos IP sintetizáveis AXI SystemVerilog e infraestrutura de verificação para comunicação on-chip de alto desempenho

    1.677+9Variação de estrelas nos últimos 7 dias
  • clash-compiler@clash-lang

    Compilador de Haskell para VHDL/Verilog/SystemVerilog

    1.609+1Variação de estrelas nos últimos 7 dias
  • hdmi@hdl-util

    Enviar áudio/vídeo via HDMI em uma FPGA

    1.290+0Variação de estrelas nos últimos 7 dias
  • slang@MikePopoloski

    Compilador SystemVerilog e serviços de linguagem

    1.126+2Variação de estrelas nos últimos 7 dias
  • kianRiscV@splinedrive

    SoC RISC-V XV6/Linux, marchID: 0x2b, 0x34

    1.114+1Variação de estrelas nos últimos 7 dias
  • veryl@veryl-lang

    Veryl: Uma linguagem de descrição de hardware moderna

    1.028+1Variação de estrelas nos últimos 7 dias
  • edalize@olofk

    Uma biblioteca de abstração para interface com ferramentas EDA

    793+3Variação de estrelas nos últimos 7 dias
  • sv2v@zachjs

    Conversão de SystemVerilog para Verilog

    750+1Variação de estrelas nos últimos 7 dias
  • vscode-terosHDL@TerosTechnology

    IDE para VHDL e Verilog/SV: visualizador de máquinas de estado, linter, documentação, snippets e mais!

    739+0Variação de estrelas nos últimos 7 dias
  • core-v-verif@openhwgroup

    Projeto de verificação funcional para a família CORE-V de cores RISC-V.

    717+2Variação de estrelas nos últimos 7 dias
  • svls@dalance

    Servidor de linguagem SystemVerilog

    584+1Variação de estrelas nos últimos 7 dias
← Voltar para os tópicos