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Chisel: Uma linguagem moderna de design de hardware

MyLayout é um poderoso framework de UI para iOS implementado em Objective-C. Ele integra funções do Android Layout, iOS AutoLayout, SizeClass, HTML CSS float, flexbox e bootstrap. Assim, você pode usar LinearLayout, RelativeLayout, FrameLayout, TableLayout, FlowLayout, FloatLayout, PathLayout, GridLayout e LayoutSizeClass para construir seu aplicativo. Suporta AutoLayout, UIView, UITableView, UICollectionView e RTL.

Simulador SystemVerilog de código aberto e sistema de lint Verilator

Gerador Rocket Chip.

Aplicação unificada do OpenROAD que implementa um fluxo RTL-para-GDS. Documentação em https://openroad.readthedocs.io/en/latest/

Layout rápido de views em Swift sem auto layout. Sem mágica, código puro, controle total e extremamente rápido. Sintaxe concisa, intuitiva, legível e encadeável. [iOS/macOS/tvOS/CALayer]

Um framework ágil de design de SoC RISC-V com núcleos in-order, out-of-order, aceleradores e muito mais

SonicBOOM: A máquina fora de ordem (Out-of-Order) de Berkeley.

HDL baseado em Scala

OpenLane é um fluxo automatizado de RTL para GDSII baseado em vários componentes, incluindo OpenROAD, Yosys, Magic, Netgen e scripts de metodologia personalizados para exploração e otimização de design.

Framework para transformar Cascading Style Sheets (CSS) da esquerda para a direita (LTR) para a direita para a esquerda (RTL)

Módulos IP sintetizáveis AXI SystemVerilog e infraestrutura de verificação para comunicação on-chip de alto desempenho

Implementação de hardware de velocidade total para Wireguard VPN, usando FPGA Artix7 de baixo custo com toolchain de código aberto. Se você busca segurança e privacidade, nada é privado em nosso código-fonte. Nossa porta está aberta para escrutínio de backdoors, seja relacionado a RTL, embarcados, build, bitstream ou qualquer outro aspecto do design e pacote de entrega.

Sistema de construção de hardware modular.

Veryl: Uma linguagem de descrição de hardware moderna

O SCR1 é um núcleo de MCU RISC-V de código aberto de alta qualidade em Verilog

Núcleo VeeR EH1

Um core de dispositivo USB 1.1 (full-speed) baseado em FPGA para implementar USB-serial, USB-camera, USB-audio, USB-hid, etc. Requer apenas 3 IOs comuns de FPGA em vez de chips adicionais.

Design de FPGA (chip) de banda base WiFi IEEE 802.11 open source: FPGA, hardware

:earth_africa: Componente de seleção de localização no mapa para Android. Baseado no Google Maps. Uma alternativa ao Google Place Picker.

Scripts do OpenROAD implementando um fluxo RTL-to-GDS. Documentação em https://openroad-flow-scripts.readthedocs.io/en/latest/

Primeiro e único mecanismo de texto para Unity. Todos os idiomas. Todos os emojis. Todos os estilos. Pronto para produção, extensível, de alto desempenho, construído com base nos padrões da indústria. Windows, macOS, Linux, Android, iOS, WebGL

⚡ Pacote RTL completo - Componentes responsivos Bootstrap para iranianos 🇮🇷

Uma lista selecionada de projetos incríveis e recursos de desenvolvimento/design para apoiar as necessidades computacionais em árabe.

Uma biblioteca que configura um divisor para um RecyclerView