asic

Kit de diseño de procesos de código abierto para su uso con el nodo de 130 nm de SkyWater Technology Foundry.

El CORE-V CVA6 es un núcleo RISC-V de 6 etapas altamente configurable, tanto para aplicaciones de propósito general como embebidas. Las configuraciones de clase de aplicación son capaces de arrancar Linux.

Una CPU soft-core RISC-V de 32 bits de clase MCU, pequeña, personalizable y extensible, junto con un SoC similar a un microcontrolador, escrito en VHDL independiente de la plataforma.

OpenLane es un flujo automatizado de RTL a GDSII basado en varios componentes, incluyendo OpenROAD, Yosys, Magic, Netgen y scripts de metodología personalizada para la exploración y optimización de diseños.

SERV: la CPU RISC-V serial.

Módulos IP sintetizables en SystemVerilog y arquitectura de verificación para comunicación en chip de alto rendimiento mediante AXI.

Compilador de Haskell a VHDL/Verilog/SystemVerilog.

Generador de arreglos espaciales de Berkeley

Sistema de construcción de hardware modular

SoC RISC-V XV6/Linux, marchID: 0x2b, 0x34

Servicio de firma digital: creación, extensión y validación de firmas electrónicas avanzadas

VUnit es un framework de pruebas unitarias para VHDL/SystemVerilog

Colección de trabajos destinados a reducir el tamaño de los modelos o aceleradores ASIC/FPGA para aprendizaje automático.

PULP Ara es una unidad vectorial de 64 bits, compatible con la extensión vectorial RISC-V versión 1.0, que funciona como coprocesador para el núcleo CVA6 de CORE-V

Infraestructura de flujo de implementación ASIC, sucesor de OpenLane