Saltar al contenido principal
buildradar
Sign in
Tema · systemverilog

systemverilog

Repositorios de código abierto monitorizados etiquetados con systemverilog, ordenados por estrellas.

Repositorios
12
Estrellas totales
13.349
Estrellas de media
1112
Proporción
0,00%

Temas que aparecen con frecuencia junto a systemverilog en un mismo repositorio.

Emergentes recientes

Repositorios creados en los últimos 90 días, etiquetados con systemverilog.

No hay repositorios nuevos con este tema en los últimos 90 días.

  • verible@chipsalliance

    Verible es un conjunto de herramientas de desarrollo para SystemVerilog, que incluye un analizador sintáctico, linter de estilo, formateador y servidor de lenguaje

    1927+6Variación de estrellas de los últimos 7 días
  • axi@pulp-platform

    Módulos IP sintetizables en SystemVerilog y arquitectura de verificación para comunicación en chip de alto rendimiento mediante AXI.

    1677+9Variación de estrellas de los últimos 7 días
  • clash-compiler@clash-lang

    Compilador de Haskell a VHDL/Verilog/SystemVerilog.

    1609+1Variación de estrellas de los últimos 7 días
  • hdmi@hdl-util

    Transmitir vídeo y audio a través de HDMI en una FPGA

    1290+0Variación de estrellas de los últimos 7 días
  • slang@MikePopoloski

    Compilador y servicios de lenguaje para SystemVerilog

    1126+2Variación de estrellas de los últimos 7 días
  • kianRiscV@splinedrive

    SoC RISC-V XV6/Linux, marchID: 0x2b, 0x34

    1114+1Variación de estrellas de los últimos 7 días
  • veryl@veryl-lang

    Veryl: un lenguaje de descripción de hardware moderno.

    1028+1Variación de estrellas de los últimos 7 días
  • edalize@olofk

    Una biblioteca de abstracción para interactuar con herramientas EDA

    793+3Variación de estrellas de los últimos 7 días
  • sv2v@zachjs

    Conversión de SystemVerilog a Verilog.

    750+1Variación de estrellas de los últimos 7 días
  • vscode-terosHDL@TerosTechnology

    IDE para VHDL y Verilog/SV: visor de máquinas de estado, linter, documentación, fragmentos de código y más.

    739+0Variación de estrellas de los últimos 7 días
  • core-v-verif@openhwgroup

    Proyecto de verificación funcional para la familia de núcleos RISC-V CORE-V.

    716+2Variación de estrellas de los últimos 7 días
  • svls@dalance

    Servidor de lenguaje para SystemVerilog.

    584+1Variación de estrellas de los últimos 7 días
← Volver a temas